RISC-V Summit:议程亮点

第三届年度RISC-V峰会在下个月发生,2020年12月8日至10日,就像今年的大多数活动一样,将完全在线。该计划在架构,硬件,软件,工具,验证和安全性周围提供三天的谈话,以及全球RISC-V社区的案例研究。

技术公司和研究机构将分享值得注意的产品更新,项目和实施,并讨论RISC-V指令集架构(ISA)在驾驶下一代硬件,软件和知识产权(IP)方面的作用。该活动还将有一个在线展厅和网络机会。发言者包括来自Andes技术的高管,阿里巴巴,芯片联盟,谷歌,IBM,恩智浦半导体,ONESPIN解决方案,Redhat,Seagate,Sifive,Western Digital等。

作为媒体合作伙伴,嵌入式网伙伴也将参与,我们还有一个火炉聊天,即2020年12月9日,包括David Patterson,他们在1980年创造了减少指令集电脑(RISC)的术语,以及John Hennessy谁1990年发表了教科书,“计算机架构:定量方法”,这是许多微处理器工程师的基础知识。

全议程是在线(在这里查看网站)但是这里有一些亮点。

第1天,2020年12月8日星期二

用RISC-V,Zephyr,Tensorflow Lite Micro和Reenode建立一个开放的边缘机器学习生态系统:通过更接近边缘,机器学习深刻地改变了IOT景观。为了能够充分利用这一趋势所产生的机会,需要一个现代工具,框架和平台的开放生态系统,共同将构成开发人员的无缝环境,以在RISC-v上构建高级ML应用程序。主题演讲小组将讨论RISC-V,ZEPHYR RTOS,Tensorflow Lite和ReNode的优势如何讨论Tim Ansell(Google),Kate Stewart(Zephyr Project),Brian Faith(Quancogic)和Michael Gielda(Antickelg)(Anticsicro)结合以提供用于非常边缘的协同,软件驱动,可追踪的ML开发。参与者将讨论RISC-V的供应商 - 中性方法如何与Zephyr RTOS的基础原则和折叠仿真框架的产生,以及Tensorflow Lite Micro如何利用开放的ISA及其工具在ML域中进行创新硬件级别,例如使用FPGA或自定义扩展。

利用RISC-V ECO系统将芯片放在顾客手中不到10米:这次谈判将在开发第一个商业集群CPU方面提出加强的旅程,专注于RISC-V生态系统如何在12nm过程节点中提供商业上可行的芯片,以低于10米。迪恩·哈尔(Centivate)的首席执行官将描述减少了降低了这种芯片的成本的方式,包括RISC-V软件生态系统的作用,芯片码中可获得的火箭芯片RTL的作用,作用FireSim FPGA仿真系统,以及凿硬件语言的作用。

第2天,2020年12月9日星期三

RISC-V在5G新型无线电小型电池基站:现代蜂窝通信使用正交频分多址(OFDMA)空中接口,其中数据在符号中传输,该符号在槽中分组。在5G中,这些槽的范围为0.25和0.125毫秒。这些插槽中携带的流量的调度由MAC层完成。它根据网络向用户(下行链路)计划到网络(上行链路)的流量。高效的5G基站正在设计和部署以处理不仅仅是许多用户支持许多5G单元的用户,但甚至可以支持几个单独的移动运营商。每个操作员可能需要自己的软件。物理层(PHY)必须通过MAC处理传递给它的数据(两个控件和用户)来填充槽位和符号以进行传输和接收。如果PHY未能满足严格的时序约束,则整个数据插槽将丢失需要恢复机制。在此谈话中,Gajinder Panesar(Mentor,Siemens Business)和Peter Claydon(Picocom)呈现出一种异构的SoC,它使用RISC-VS和专用DSP的集群实现5G NG小型电池基站。谈话还将展示如何不侵入严格的时序约束以及嵌入式分析如何为基站行为提供有用的见解。

用于RISC-V的安全IOT固件:随着时间的推移,已建立的平台供应商开发了轻量级可信执行环境(T恤)和针对其较小处理器优化的相对嵌入式软件堆栈。但是,这些都不可用于risc-v开发人员,他们独自弄清楚如何从未经验证的第三方软件库屏蔽可信代码以及如何安全地将这些组件与其商业应用程序的单个固件图像相关联。在本演示文稿中,CESARE Garlati(Hex Five Security)和Sandro Pinto(Universidade Do Minho)将为RISC-V引入免费和开放的安全IOT堆栈,涵盖构建最先进的设备所需的所有硬件和软件组件,固件和云管理服务。这些包括RISC-V 32位SOC FPGA,多区可信执行环境,安全关键性RTOS,TCP / IP连接,TLS ECC加密和MQTT客户端和经纪商提供遥测和OTA应用程序部署和固件更新。

第3天,2020年12月10日星期四

嵌入式软件reimagined:使用RISC-V实现的线程处理器:随着系统复杂性的增加,配置RTOS以满足所有可能的操作场景变得更加困难。无论系统的操作条件如何,开发人员都必须确保优先级反转,死锁,资源争用,竞争条件和其他与其他相关问题。尽管进行了详细的分析和严格的验证,但许多设计团队将选择更大,更强大的处理器,而不是真正需要在不可预见的情况下提供安全保证金。另一种方法是将每个任务分配给自己的CPU核心。这大大简化了管理组织集合的许多调度和实时问题。凭借RISC-V核心的可配置性和效率,它既可能是可以选择的,并且为特定任务配置核心,仅在核心上运行该任务,并在任务未激活时为其打击。 Russell Klein(导师图形)和科林墙(Mentor,Siemens Business)使用具有高低计算复杂性任务的示例设计来说明这一概念,无论是且没有硬实时约束。为了解决在14nm ASIC库中实现的示例性系统的实用性,功率,性能和区域(PPA)度量的问题。

RISC-V加密扩展指南:Ben Marshall(布里斯托大学)和Barry Spinney(NVIDIA),参观RISC-V Clyptography Extension,解释了对每种核心的娱乐方式:从深入嵌入到大型服务器。他们将解释新的说明以及它们应该如何使用,以及预期的实施成本和软件性能改进。

Core-V-Verif,RISC-V核心的工业级验证平台:Core-V-Verif为RISC-V社区提供硅化的工业级功能验证平台。该平台已用于执行CV32E40P核心的完整验证周期,并且当前用于执行CV32A6和CV64A6核的验证。 Core-V-Verif利用RISC-V社区开发的验证组件,并将不断维持和增强,以整合最新的最佳实践和技术,以验证未来的核心-V核心。本次会议由Sven Byer(ONESPIN Solutions),Steve Richmond(Silicon Labs)和Mike Thompson(OpenHW Group)提供了一个深入的分析,并进行了快速启动培训,以部署平台RISC-V验证项目。硅实验室正在将Core-V核心集成到IOT芯片中,分享了其为什么验证对于将开源硬件进行验证至下一步至关重要。

要签署2020年12月8日至10日的Virtual Risc-V峰会,并参加三天的计划,其中包含了KeyNotes,技术演示,技术谈判,教程和更专注于RISC-V和更大的未来半导体行业,查看网站和 在这里注册.


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发布时间: 2021-05-13 14:14:17

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