上电阶段确定性:使用多芯片同步

多个数字信号处理(DSP)块,宽带数模转换器(DACS)和宽带模数转换器(ADC)的集成在单一整体芯片中现在可以卸载电源饥饿的FPGA资源允许较小的占地面积,较低的电源,增加的通道计数平台,其可以以比以前可实现的更高的速率进行采样。随着这种新功能,这些集成电路(IC)内的新型多芯片同步(MCS)算法,其允许用户在为系统供电时为所有通道实现所有通道的已知(确定性)阶段,或者以其他方式对系统进行软件修改。因此,该确定性阶段简化了实现更广泛的系统级校准算法,以实现输出或输入到附加到这些IC的前端网络的所有信道的同步。本文介绍了实验结果,它在使用由多个数字转换器IC,时钟源和数字接口组成的16通道接收器/发射机平台的同时演示该MCS功能。

高级系统框图

用于该测试的系统的框图如图1所示,由四个集成的DAC / ADC / DSP IC组成,每个集成DAC / ADC / DSP IC包括四个12个GSPS DAC,4个GSP ADC和12个数字上变频器(DUC)和12个数字下变频器(DDC)块。

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图1.用于演示MCS和多通道校准算法的系统的高级框图。 (资料来源:模拟设备)

DUCS / DDCS允许数字域中的频率转换和/或插值/抽取。使用注入到电路板上的单个500 MHz参考时钟,然后利用参考锁定时钟缓冲器来生成MCS所需的系统参考信号以及基带处理器(BBP)所需的时钟。该系统还包含四个单独的锁相环(PLL)合成器,该合成器生成从公共参考中调整每个数字化IC所需的12 GHz源。 RF前端连接到每个数字转换器输出/输入,该输出/输入,其为来自边缘推出的RF连接器的滤波和放大信号产生滤波和放大的信号。实施完整的配电解决方案。系统所需的所有电压是从单个12 V源生成的。所有传输信号都在板的底部传播,而所有接收信号在电路板顶部传播,以实现最佳的通道到通道隔离。

子阵列时钟树结构

如前所述,子阵列时钟树由单个500 MHz参考源分开并发送到四个单独的PLL合成器IC的参考输入,如图1所示。该500 MHz信号也是10 dB耦合,放大,并发送到另一个时钟缓冲器IC,该IC负责生成数字接口所需的系统参考(Sysrefs)和BBP时钟。这个时钟树的目标是三倍,因为它:

  • 允许各个通道SysRef延迟纠正IC之间的任何跟踪长度不匹配。
  • 允许各个PLL /合成器相位调整,因此确保相应数字化器IC时钟源的同步,以补偿系统内的任何感应热梯度。
  • 使用户能够实现数字化IC的必要的设置和保持要求。

选择时钟树IC以证明各种电路板布局异常可以在这些芯片中存在的数字和模拟延迟块的帮助下纠正软件和/或硬件。最终,结果是一个时钟树,可以在这些IC中的每一个的相同样本时钟周期内为所有所需的IC提供SysRef脉冲。

数字接口与基带处理器

四个数字化IC每个都建立具有BBP的JESD204B或JESD204C数字链路接口。1,2 该接口负责将ADC和DAC代码传输到BBP的物理迹线(SERDES)。此接口中使用的差分SERDES迹线的数量被称为此链接的车道(L)的数量。通过链路发送的转换器位分辨率被视为n’。信道化数据路径的数量也被标记为M.本文中显示的结果使用JESD204C链路M = 16,n’= 16,L = 4对于DAC侧链路和M = 8,n’= 16,L = 2用于ADC侧链路。

在数字转换器IC和BBP之间传输和接收数据的速率被打开了通道速率。硅上的DSP块(即,DDCS / DUC)允许用户以与跨物理泳道发送的数据速率不同的速率来对数字化。因此,车道速率取决于每个数据路径的数字抽取/内插数据速率。对于这项工作,已经利用了250 MSPS I / Q数据速率。对于JESD204C接口,车道速率定义为:

虽然对于JESD204B接口,但车道速率定义为:

本文中所示的结果对于ADC和DAC侧JESD204C链路,使用16.5 Gbps的车道速率。

每个JESD204B / JESD204C链路都可以在不同的子类内建立。基于是否需要多芯片同步或确定性延迟来分隔这些子类。对于这项工作,所示的数据使用JESD204C子类1模式,因此利用SYSREF信号来对准发送在系统内的多个链路的数字数据的部分。具体地,在该JESD204C子类1模式中,SysRef信号用于对准本地扩展多块计数器(LEMC),其以速率传输:

其中F是每位jesd帧的八位字节数,k是每单个多帧帧的帧数。对于此工作,F = 8和k = 32,因此使用7.8125 MSP的LEMC速率。知识的这种lemc率很重要,因为任何成功的MCS例程都需要证明不是LEMC速率的整数倍数的RF频率能够实现确定性的上电相。

多芯片同步方法

在该系统中,宽带集成ADC / DAC IC提供MCS电路,以允许在使用IC内的DUC / DDC DSP块的同时允许所有发射和接收RF通道上的电源确定型相位。此MCS功能使用户能够在工厂校准期间填充查找表(LUT),以最大限度地减少操作停机时间。任何成功的MCS演示都必须能够为每个尝试的RF频率,热梯度和系统电源循环提供系统内的所有通道的确定性阶段。

集成的ADC / DAC IC包含12个DUC块和12个DDC块,如上图所示。这些块中的每一个都包含插值(DUC)或抽取(DDC)子块,以改变DAC数字输入信号的数据速率或ADC数字化输出信号分别。还包含在每个DUC / DDC内的是复杂的数字控制振荡器(NCO),其允许数字域内的频率转换。这些NCO中的每一个能够进行实时复相位调整,使得可以修改DAC / ADC和BBP之间的数字信号以补偿各种SERDES跟踪长度不匹配。

这些ADC / DAC IC的MCS功能负责在数字化器IC的DataPath的所有方面实现阶段确定性。实现MCS的工作流程如图2所示。

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图2. MCS工作流程涉及单独的功能,可对齐DataPath的不同部分。 (资料来源:模拟设备)

MCS算法可以分为两个单独的功能:

  • 单次同步:此功能负责对齐子阵列系统内所有数字转换器IC的物理泳道中的基带数据。
  • NCO Master-Slave Sync:此功能负责将所有NCO对齐子阵列系统中的所有不同数字算子IC。

单次同步功能首先要求用户定义JESD链路参数(例如M,N’,L等),然后为任何所需的Sysref平均进行同步逻辑(如果使用连续的Sysref脉冲)。另外,可以使用所需的lemc延迟来强制在Sysref边缘之后的某个延迟处产生lemc。在完成之后,用户然后在每个数字转换器IC中启用一次性同步位,然后请求将SysRef脉冲发送到同一时钟周期内的每个IC,如图3所示。

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图3. MCS算法使用SYSREF信号来实现一次性同步和GPIO信号来实现NCO主从SYNC以实现确定性相位。 (资料来源:模拟设备)

对于该系统,在时钟缓冲器IC内引入了模拟精细延迟,以允许同步Sysrefs到所有数字化器IC。可以执行后续检查以验证通过查询每个IC内的寄存器来验证成功执行的单拍同步处理,该过程提供关于每个IC链路的SYSREF信号和LEMC边界之间的相位关系的信息。

一旦测量稳定的阶段(即,一旦Sysref-LEMC相位寄存器读取0),那么用户然后知道所有数字化器IC的LEMC都是对齐的,并且用户可以进入NCO主从SYNC过程。对于此活动,为单次同步描述的子任务包含在芯片制造商提供的应用程序编程接口(API)中。

NCO主站同步功能首先为子阵列中的数字转换器IC分配,以充当主芯片,如图3所示。然后,所有其他数字化器都被视为从属IC。设置主IC,使得该设备的GPIO0引脚配置为输出并路由到三个从数字化器IC的GPIO0网。从属GPIO0网配置为输入。然后,用户可以选择触发SysRef脉冲,LEMC上升沿或lemc下降沿。对于本文中所示的数据,LEMC上升沿用作NCO主从SYNC触发源,GPIO网通过BBP而不是本地路由。接下来,DDC同步位被切换低电平,然后高于ARM ADC侧NCO同步算法。同样,微处理器对齐位被切换低电平,然后高于臂DAC侧NCO同步算法。

请求此触发时,在下一个LEMC上升沿,主数字化器IC通过其GPIO0网断言高主电源信号。该信号传播到每个从设备的GPIO0输入。在下一个LEMC边缘,所有数字化器IC都会经历NCO复位算法。在此之后,关于NCO主从SYNC算法忽略任何lemc脉冲。与单次同步一样,这些NCO主从SYNC子组织包含在API函数中,以供用户易用性。

使用单张拍摄同步和NCO主从同步特征对准每个DDC / DUC的输入,使得每个接收和发射通道的输出相位偏移在多个电源周期之后可重复,如图4所示。数据在图4中,显示每个接收和发送信道的校准相位超过100个电源循环(由多个实体点表示),而系统在每次重启期间在静态热梯度下操作。

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图4.在执行MCS算法时,接收精细DDCS(左)和发送微量DUC(右)在正确对齐。 (资料来源:模拟设备)

从该图中存在的多个点可以看出,给定DDC / DUC的每种颜色的点都在功率循环之后的所有位置紧密地聚集到相同的位置,从而描绘了该特定通道的确定性相位。对于该测试中的数据,所有八个通道器DUC已在发射侧使用,而仅使用八个通道器DDC中的四个。然而,已经证实,确实在使用MCS算法的同时提供了所有八个通道器DDC提供了确定性相位。

如果PLL合成器采样时钟和时钟IC SysRefs在启动时保持相同的相位关系,则在启动时发出此算法为每个通道的确定阶段建立确定阶段。但是,任何系统都会经过热梯度,这可能导致PLL时钟漂移,并且如果左侧已予以证明,则可能导致不同的电源阶段。为了补偿系统内的热梯度漂移,该平台利用PLL合成器相位调整。

在本文系列的下一部分中,我们’LL探索PLL合成器相位调整,对多个子阵列的可扩展性和系统级校准算法。

参考

1 del琼斯。 “JESD204C底漆:为您提供什么新的和它 - 第1部分。“ 模拟对话,卷。 53,2019年6月2日。

2 del琼斯。 “JESD204C底漆:适合您的新手和它 - 第2部分。“ 模拟对话,卷。 53,2019年7月3日。


迈克琼斯 是一位主要的电气设计工程师,其中包括在北卡罗来纳州格林斯博罗的航空航天和国防业务部门工作的模拟设备。他于2016年加入了模拟设备。从2007年到2016年,他在北卡罗来纳州威尔明顿的一般电气工作,作为微波光子设计工程师,他专注于核工业的微波和光学解决方案。他收到了他的B.S.E.E.和B.S.C.P.E.来自北卡罗来纳州立大学的2004年和他的M.S.E.E.来自北卡罗来纳州立大学的2006年。他可以在[email protected]上到达。
Michael Hennerich. 加入模拟设备于2004年。作为系统和应用设计工程师,他曾在各种基于DSP / FPGA和嵌入式处理器的应用程序和参考设计工作。 Michael现在为德国慕尼黑的一个开源系统工程经理为系统开发集团(SDG)的工作原理。在此作用中,他是Adi的设备驱动程序和内核开发团队,开发各种混合信号IC产品和HDL接口核心的设备驱动程序。他持有M.SC.计算机工程学位和探索。 (FH)瑞林大学电子与信息技术学位。他可以在[email protected]到达。
彼得德罗斯 是北卡罗来纳州格林斯博罗的模拟设备的航空航天和防御组技术领先地位。他收到了他的B.S.E.E.来自1990年的弗吉尼亚理工学院和M.S.E.E.从2004年的NJIT。彼得拥有超过25年的行业经验。他的大部分职业生涯都在建筑级别,PWB级别和IC级别设计了高级RF ​​/模拟系统。他目前专注于小型化高性能接收器,波形发生器和合成器设计,用于分阶段阵列应用。他可以在[email protected]上到达他。

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发布时间: 2021-05-13 14:03:55

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